FpgaArchitecture - Revision history

FabienM: /* Le lien i.MX <=> FPGA */

2008-10-08T08:33:26Z

‎Le lien i.MX <=> FPGA

FabienM: /* Le lien i.MX <=> FPGA */

2008-10-07T15:42:31Z

‎Le lien i.MX <=> FPGA

FabienM: /* Le lien i.MX <=> FPGA */

2008-10-07T15:34:17Z

‎Le lien i.MX <=> FPGA

FabienM: /* i.MX Bridge */

2008-03-28T16:05:18Z

‎i.MX Bridge

FabienM at 16:02, 28 March 2008

2008-03-28T16:02:08Z

FabienM: /* Les composants esclaves */

2008-03-28T16:00:44Z

‎Les composants esclaves

FabienM: Undo revision 3734 by FabienM (Talk)

2008-03-28T15:58:49Z

Undo revision 3734 by FabienM (Talk)

FabienM: /* Les composants esclaves */

2008-03-28T15:46:49Z

‎Les composants esclaves

FabienM: /* Gestionnaire d'interruption */

2008-03-28T10:35:59Z

‎Gestionnaire d'interruption

FabienM: /* Le bus Wishbone */

2008-03-14T13:50:56Z

‎Le bus Wishbone

@@ Line 105: / Line 105: @@
 |----------------
 | [[Image:FPGA_read.png | thumb | center | READ]] ||
-| [[Image:FPGA_write_8bits.png | thumb | center | WRITE 16bits]] ||
+| [[Image:FPGA_write.png | thumb | center | WRITE 16bits]] ||
 |----------------
 |}

@@ Line 99: / Line 99: @@
 == Le lien i.MX <=> FPGA ==
-Les timings suivants on été mesurés avec la version 2.1 d'Armadeus<br />
+Les timings suivants on été mesurés avec la version 2.2 d'Armadeus<br />
 <br>

@@ Line 105: / Line 105: @@
 |----------------
 | [[Image:FPGA_read.png | thumb | center | READ]] ||
 | [[Image:FPGA_write_8bits.png | thumb | center | WRITE 16bits]] ||
 |----------------

@@ Line 154: / Line 154: @@
-=== i.MX Bridge ===
+=== i.MX Wrapper ===
 Ce composant est le point d'accès au bus Wishbone pour l'i.MX et sera le seul à disposer d'une interface Wishbone maitre.
@@ Line 162: / Line 162: @@
 * gestion du bus de données en 3 états.
 * conversion des signaux de contrôle du bus i.MX en signaux Wishbone.
 === Syscon ===

@@ Line 191: / Line 191: @@
 * le bus sera de type '''shared''' avec un seul maitre (le Wrapper i.MX).
 === Les composants esclaves ===
@@ Line 209: / Line 222: @@
 * '''HAL''': Ce répertoire va contenir des drivers ou des exemples de logiciels de base permettant l'utilisation de l'IP par un microprocesseur/contrôleur. Avec un sous-répertoire pour chaque système (linux, ulinux, ecos, avr, ...) '''''Ce répertoire est optionnel et ne s'applique évidement qu'à des IPs ayant une interface de type Wishbone.'''''
 == Le script / programme d'assemblage des IP ==

@@ Line 207: / Line 207: @@
 * '''hdl''': Ce répertoire va contenir tous les fichiers VHDL (ou Verilog) qui auront été développés spécifiquement pour cette IP.
 * '''inc''': Ce répertoire va contenir un fichier d'en-tête ANSI C contenant l'adresse de tous les registres interne de l'IP pour permettre de créer simplement un programme en langage C permettant de contrôler l'IP. '''''Ce répertoire est optionnel et ne s'applique évidement qu'à des IPs ayant une interface de type Wishbone.'''''
-* '''HAL''': Ce répertoire va contenir un drivers ou un exemple de logiciel de base permettant l'utilisation de l'IP par un microprocesseur/contrôleur. '''''Ce répertoire est optionnel et ne s'applique évidement qu'à des IPs ayant une interface de type Wishbone.'''''
+* '''HAL''': Ce répertoire va contenir des drivers ou des exemples de logiciels de base permettant l'utilisation de l'IP par un microprocesseur/contrôleur. Avec un sous-répertoire pour chaque système (linux, ulinux, ecos, avr, ...) '''''Ce répertoire est optionnel et ne s'applique évidement qu'à des IPs ayant une interface de type Wishbone.'''''
 === Gestionnaire d'interruption ===

@@ Line 206: / Line 206: @@
 * '''doc''': Ce répertoire va contenir toute la documentation nécessaire à l'exploitation de l'IP. On y trouvera une notice ('''readme.txt'''), un fichier de suivi de modification ('''ChangeLog.txt'''), un fichier contenant les évolutions futures prévues ('''todo.txt''') ainsi que tout autre fichier estimé utile par le(s) créateur(s) de l'IP.
 * '''hdl''': Ce répertoire va contenir tous les fichiers VHDL (ou Verilog) qui auront été développés spécifiquement pour cette IP.
 * '''inc''': Ce répertoire va contenir un fichier d'en-tête ANSI C contenant l'adresse de tous les registres interne de l'IP pour permettre de créer simplement un programme en langage C permettant de contrôler l'IP. '''''Ce répertoire est optionnel et ne s'applique évidement qu'à des IPs ayant une interface de type Wishbone.'''''
 * '''HAL''': Ce répertoire va contenir un drivers ou un exemple de logiciel de base permettant l'utilisation de l'IP par un microprocesseur/contrôleur. '''''Ce répertoire est optionnel et ne s'applique évidement qu'à des IPs ayant une interface de type Wishbone.'''''
@@ Line 334: / Line 333: @@
-Une fois que le projet aura été créer, les composants suivants seront ajouté automatiquement au système:
+Une fois que le projet aura été créé, les composants suivants seront ajouté automatiquement au système:
 * Un '''Wrapper i.MX''' pour faire le lien avec l'i.MX
 * Un '''syscon''' pour la générations des signaux '''CLK''' et '''RESET''' du bus Wishbone

@@ Line 218: / Line 218: @@
 Le composant disposera des registres suivants:
-* '''isr_mask''': registre d'autorisation des interruptions. Chaque bit correspond à une interruption (bit0 => IRQ0, bit1 => IRQ1, etc.). Ce registre sera accessible en lecture et en écriture. (remark: what is the default value? How are the bits interpreted? What is the meaning of '0'/'1'?
+* '''isr_mask''': registre d'autorisation des interruptions. Chaque bit correspond à une interruption (bit0 => IRQ0, bit1 => IRQ1, etc.). Ce registre sera accessible en lecture et en écriture. Par defaut, toutes les interruptions sont masquées. La valeur '0' masque l'interruption et la valeur '1' la valide.
 * '''isr_pend''': ce registre est à double emploi
 ** '''en lecture''': Les interruptions en attente de traitement

@@ Line 72: / Line 72: @@
 |}
-(add references to documentation)
+[http://www.opencores.org/projects.cgi/web/wishbone/wbspec_b3.pdf See Wishbone specification.]
 La spécification Wishbone décrit un certain nombre de composants de base: